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王牌战士维护到多久:基于FPGA的可復用通信接口設計

王牌战士啥时候开服 www.tabks.icu [10-21 14:24:02]   來源://www.tabks.icu  EDA/PLD   閱讀:9999

 

概要:又可能會 造成不滿足功能需要或成本要求等。FPGA技術的迅速發展使得接口問題有了好的解決方案。例如,現有的高性能接口IP及高速物理I/O的 FPGA,可滿足10Gb/s以上的通信系統的要求;而且用FPGA解決接口不兼容器件間的通信問題。因此本文 將提出一種新的基于FPGA 的SPI 接口設計方法。SPI(Serial Peripheral Interface)串行外設接口總線[1]是一種同步全雙工串行通信接口總線。由于其連線 簡單使用方便,故得到廣泛應用。在實際開發應用中,若主控制器無SPI接口或需要與多個具有SPI接口的 外設通信,就要使用主控制器的I/O口通過軟件來模擬,這就在很大程度上限制了其應用且給數據傳輸帶來 不便。在FPGA技術迅速發展的時代,解決這個問題最方便的辦法就是集成一個SPI核到芯片上。這里根據業界通用的SPI總線的標準,設計一種可復用的高速SPI總線。設計過程中很多變量都采用參 數形式,具體應用于工程實踐時根據實際需要更改參數即可,充分體現了可復用性。2、 SPI 總線原理SPI 總線由四根線組成:串行時鐘線(SCK),主機輸出從機輸入線(MOSI),主機輸入從機輸出線(MISO), 還有一根是從機選擇線(SS),它們在與總線相連的各個設備之間傳送信息,其連接

基于FPGA的可復用通信接口設計,//www.tabks.icu

  摘要:集成電路設計越來越向系統級的方向發展,解決??榧淶慕涌諼侍庀緣糜任匾?。 SPI 串行總線是一種常用的標準接口,其使用簡單方便而且占用系統資源少,應用相當廣泛。 本文將介紹一種新的通用的SPI 總線的FPGA 實現方法。

  1、引言

  長期以來,外圍設備與主機CPU速度之間的不匹配始終困擾著人們,影響了計算機系統更迅速的發展。 隨著計算機處理能力及存儲規模的迅速增長,這個問題表現得更加突出。雖然已經采取了各種軟、硬件的 方法,不斷地改善著CPU與I/O設備之間的接口性能。然而,在許多應用中接口問題依然是制約系統性能的 瓶頸。對于特定的設計,設計者面對紛繁蕪雜的接口標準,一般根據系統所需的成本及功能選擇合適的標 準產品,這可能導致接口標準沖突和引起互用性問題;或許重新選擇與接口兼容的標準器件,但又可能會 造成不滿足功能需要或成本要求等。

  FPGA技術的迅速發展使得接口問題有了好的解決方案。例如,現有的高性能接口IP及高速物理I/O的 FPGA,可滿足10Gb/s以上的通信系統的要求;而且用FPGA解決接口不兼容器件間的通信問題。因此本文 將提出一種新的基于FPGA 的SPI 接口設計方法。

  SPI(Serial Peripheral Interface)串行外設接口總線[1]是一種同步全雙工串行通信接口總線。由于其連線 簡單使用方便,故得到廣泛應用。在實際開發應用中,若主控制器無SPI接口或需要與多個具有SPI接口的 外設通信,就要使用主控制器的I/O口通過軟件來模擬,這就在很大程度上限制了其應用且給數據傳輸帶來 不便。在FPGA技術迅速發展的時代,解決這個問題最方便的辦法就是集成一個SPI核到芯片上。

  這里根據業界通用的SPI總線的標準,設計一種可復用的高速SPI總線。設計過程中很多變量都采用參 數形式,具體應用于工程實踐時根據實際需要更改參數即可,充分體現了可復用性。

  2、 SPI 總線原理

  SPI 總線由四根線組成:串行時鐘線(SCK),主機輸出從機輸入線(MOSI),主機輸入從機輸出線(MISO), 還有一根是從機選擇線(SS),它們在與總線相連的各個設備之間傳送信息,其連接方式如圖1。


  圖1.SPI總線示意圖

  SPI 總線中所有的數據傳輸由串行時鐘SCK 來進行同步,每個時鐘脈沖傳送1 比特數據。SCK 由主機產 生,是從機的一個輸入。時鐘的相位(CPHA)與極性(CPOL)可以用來控制數據的傳輸。CPOL=“0”表示SCK 的靜止狀態為低電平,CPOL =“1”則表示SCK 靜止狀態為高電平。時鐘相位(CPHA)可以用來選擇兩種 不同的數據傳輸模式。如果CPHA =“0”,數據在信號SS 聲明后的第一個SCK 邊沿有效。而當CPHA=“1” 時, 數據在信號SS聲明后的第二個SCK 邊沿才有效。因此,主機與從機中SPI 設備的時鐘相位和極性必須 要一致才能進行通信。

  SPI 可工作在主模式或從模式下。在主模式下,每一位數據的發送/接收需要1 次時鐘作用;而在從 模式下, 每一位數據都是在接收到時鐘信號之后才發送/接收。1個典型的SPI系統包括一個主MCU和1 個或幾個從外圍器件。

  3、設計原理

  Verilog HDL 是一種硬件描述語言,他可以用來進行各種級別的邏輯設計,可以用來進行數字邏輯系統 的仿真驗證、時序分析和邏輯綜合等,應用十分廣泛。本文使用Verilog設計 SPI接口???,實現可IP復用 的通用結構。根據SPI總線原理,可用幾個功能??槔詞迪治⒋砥饔氪由璞鋼淶乃蚴荽?。

  3.1. 系統架構設計

  根據SPI 總線的原理,本設計的SPI Master同SPI協議兼容,在主機側的設計相當于wishbone總線[2]規 范兼容的slave設備,總體架構可分為以下3個功能??閇3]:Clock generator、Serial interface、Wishbone interface

  3.2. ??檣杓?/P>

  3.2.1 .時鐘產生??閟pi-clgen設計

  SPI時鐘分頻??櫓械氖敝有藕諾睦叢詞峭獠肯低程峁┑氖敝觕lk_in,??榛岣莞鞲霾煌涌詰氖敝?分頻因子寄存器,產生相應的時鐘輸出信號clk_out。由于SPI沒有應答機制,為了能夠保證時序的可靠性, 特別設計了一個無論對于奇分頻還是偶分頻都異??煽康氖敝由贍?椴淥枰拇惺敝?。

  此??櫓氐憧悸橇似娣制檔那榭?,為了節省資源對奇分頻的做改動同時也能實現偶分頻的情況。對輸入主 時鐘的同步奇整數分頻,可以簡單地用一個Moore機來實現,編碼采用Moore機增加了可靠性。

  master核系統輸入時鐘clk-in通過divider分頻產生clk-out,通過改變divider的值,可以實現任意分頻的時鐘 輸出[4]。其頻率表達式如下:


  用verilog語言描述時鐘產生???,用ISE綜合后,其生成電路如圖2所示。



  圖2.時鐘產生??櫚緶?/P>

  3.2.2. 串行接口??閟pi-shift設計

  數據傳輸??槭荢PI的核心???。此??楦涸鳶巡⑿薪吹氖荽寫?,串行進來的數據并行傳出。 本文設計的shift與通常的SPI移位??檣杓撇煌?,原因在于這里考慮了寄存器的復用,以使用較少硬件資源 來增大一次傳輸數據的位數,從而提高數據傳輸的整體速率。對于并行進來的數據位寬比較長,比如128 位的數據時,為了提高傳輸的速度,本文設計工作中犧牲了資源改進了以前的保守的SPI???。SPI Master 核在主機側作為slave設備接收數據,同時作為master設備發送數據。此??関erilog代碼經ISE綜合后如圖3 所示。

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